2.2 阵列乘法器设计实验
2.2.1实验
目的(1)掌握乘法器的原理及其设计方法。
(2)熟悉FPGA应用设计及EDA软件的使用。
2.2.2实验设备PC机1台,TD-CM3+实验系统1套。
2.2.3实验原理硬件乘法器常规的设计是采用“串行移位”“和”并行加法”相结合的方法,这种方法并不需要很多的器件,然而“加法一移位”的方法毕竟太慢。随着大规模集成电路的发展,采用高速的单元阵列乘法器,无论从计算机的计算速度,还是从提高计算效率,都是十分必要的。阵列乘法器分带符号和不带符号的阵列乘法器,本节只讨论不带符号阵列乘法。高速组合阵列乘法器,采用标准加法单元构成乘法器,即利用多个一位全加器(FA)实现乘法运算。FA(全加器)的斜线方向为进位输出,竖线方向为和输出。图2-2-1中阵列的最后一行构成了一个串行进位加法器。由于FA一级是无须考虑进位的,它的进位被暂时保留下来不往前传递,因此同一级中任意一位FA加法器的进位输出与和输出几乎是同时形成的,与“串行移位”相比可大大减少同级间的进位传递延迟,所以送往最后一行串行加法器的输人延迟仅与FA的级数(行数)有关,即与乘数位数有关。本实验用FPGA来设计一个4×4位加法器,且全部采用原理图方式实现。
2.2.4实验步骤(1)根据上述阵列乘法器的原理,使用QuartusII软件编辑相应的电路原理图并进行编译,其在EPlC6芯片中对应的引脚如图2-2-2所示,框外文字表示I/O号,框内文字表示该引脚的含义(本实验例程见“安装路径\Design\Multiply\Multiply.qpf”工程)。
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