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简介:本篇提供书籍《IntelFPGA设计指南：基于QuartusPrimePro集成开发环境何宾电子工》百度网盘pdf下载
出版社：新闻出版图书专营店
出版时间：2020-03
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内容介绍

   图书基本信息
图书名称   Intel FPGA设计指南：基于Quartus Prime Pro 19集成开发环境 作者   何宾
定价   199元 出版社   电子工业出版社
ISBN   9787121382444 出版日期   2020-03-01
字数   1312000 页码   794
版次    装帧   平装
开本   16开 商品重量   

   内容提要
本书以Intel公司的Quartus Prime Pro 19集成开发环境与Intel新一代可编程逻辑器件Cyclone 10 GX为软件和硬件平台，系统地介绍了可编程逻辑器件的原理和Quartus Prime Pro集成开发环境的关键特性。全书共11章，内容主要包括Intel Cyclone 10 GX FPGA结构详解、Quartus Prime Pro HDL设计流程、Quartus Prime Pro块设计流程、Quartus Prime Pro定制IP核设计流程、Quartus Prime Pro命令行脚本设计流程、Design Space Explorer II设计流程、Quartus Prime Pro系统调试原理及实现、Quartus Prime Pro时序和物理约束原理及实现、Quartus Prime Pro中HDL高级设计方法、Quartus Prime Pro部分可重配置原理及实现，以及Intel高级综合工具原理及实现方法。

   目录
目 录
第 章 Intel Cyclone 10 GX FPGA 结构详解t1
1．1 逻辑阵列块和自适应逻辑块t1
1．1．1 ALM结构和功能t1
1．1．2 LUT的工作模式t2
1．1．3 寄存器和锁存器t12
1．1．4 LAB的互联架构t21
1．1．5 分布式存储器t22
1．2 存储器块t32
1．2．1 嵌入式存储器块设计指导t32
1．2．2 存储器块打包模式t34
1．2．3 地址时钟使能t35
1．2．4 存储器块异步清除t35
1．2．5 存储器块纠错码t35
1．2．6 使用M20K实现RAMt36
1．3 时钟网络和相位锁相环t40
1．3．1 时钟网络类型t40
1．3．2 时钟资源功能t43
1．3．3 层次化时钟结构t45
1．3．4 时钟控制块t47
1．3．5 时钟功耗控制t50
1．3．6 相位锁相环t52
1．4 I/O块t58
1．4．1 I/O组的排列t59
1．4．2 I/O电气标准t60
1．4．3 I/O架构和特性t62
1．4．4 可编程的IOE特性t65
1．4．5 片上端接t67
1．4．6 SERDES和DPAt67
1．5 DSP块t70
1．5．1 DSP块特性t71
1．5．2 DSP块资源t71
1．5．3 DSP块架构t72
1．5．4 DSP块应用t72
1．6 外部存储器接口t78
1．6．1 外部存储器接口特性t79
1．6．2 外部存储器接口I/O引脚t80
1．6．3 器件封装支持的存储器接口t80
1．6．4 外部存储器接口架构t82
1．7 配置技术t87
1．7．1 AS配置t89
1．7．2 PS配置t94
1．7．3 FPP配置t97
1．7．4 JTAG配置t106
1．7．5 配置流程t108
1．8 电源管理t110
1．8．1 功耗t110
1．8．2 可编程电源技术t110
1．8．3 电源传感线t111
1．8．4 片上电压传感器t111
1．8．5 温度传感二极管t112
1．8．6 上电/断电顺序要求t112
第 章 Quartus Prime Pro HDL 设计流程t113
2．1 Quartus Prime Pro及组件的下载、安装和授权t113
2．1．1 下载Quartus Prime Pro及组件t113
2．1．2 安装Quartus Prime Pro及组件t117
2．1．3 授权Quartus Prime Pro及组件t118
2．2 Quartus Prime Pro功能和特性t121
2．3 Quartus Prime Pro设计流程t122
2．3．1 处理流程框架t122
2．3．2 增量优化的概念t125
2．3．3 超感知设计流程t125
2．4 建立新的设计工程t128
2．5 添加新的设计文件t134
2．6 设计的分析和综合处理t137
2．6．1 分析和综合的概念t137
2．6．2 分析和综合的属性选项t140
2．6．3 分析和综合的实现t147
2．6．4 查看分析和综合的结果t149
2．7 设计的行为级仿真t155
2．7．1 使用Verilog HDL生成测试向量的仿真t155
2．7．2 使用波形文件生成测试向量的仿真t161
2．8 设计的约束t165
2．8．1 通过GUI指定约束的方法t165
2．8．2 使用Tcl脚本约束设计的方法t166
2．8．3 在Assignment Editor中添加约束条件t172
2．8．4 在Pin Planner中添加约束条件t174
2．8．5 I/O分配分析t178
2．8．6 添加简单的时序约束条件t180
2．9 设计的适配t184
2．9．1 适配器设置选项t184
2．9．2 适配的实现t189
2．9．3 查看适配后的结果t190
2．10 查看时序分析结果t196
2．10．1 时序分析的基本概念t196
2．10．2 时序路径和时钟分析t197
2．10．3 时钟建立分析t200
2．10．4 时钟保持分析t201
2．10．5 恢复和去除分析t202
2．10．6 多周期路径分析t203
2．10．7 亚稳态分析t206
2．10．8 时序悲观t207
2．10．9 时钟作为数据分析t208
2．10．10 多角时序分析t209
2．10．11 时序分析的实现t210
2．11 功耗分析原理和实现t217
2．11．1 功耗分析器输入t218
2．11．2 功耗分析器设置t220
2．11．3 节点和实体分配t222
2．11．4 执行功耗分析t223
2．12 生成编程文件t226
2．12．1 装配器选项属性设置t226
2．12．2 可编程文件类型t232
2．12．3 运行装配器工具t232
2．12．4 生成PROM文件t233
2．13 下载设计t239
2．13．1 下载设计到FPGAt239
2．13．2 编程串行Flash存储器t241
第 章 Quartus Prime Pro 块设计流程t243
3．1 基于块的设计介绍t243
3．1．1 与块设计有关的术语t243
3．1．2 设计块重用介绍t244
3．1．3 基于块的增量编译介绍t246
3．2 设计方法学介绍t247
3．2．1 自顶向下设计方法学介绍t247
3．2．2 自底向上设计方法学介绍t247
3．2．3 基于团队的设计方法学介绍t248
3．3 设计分区t249
3．3．1 为外围IP、时钟和PLL规划分区t250
3．3．2 设计分区指导t251
3．3．3 保留和重用分区快照t251
3．3．4 创建设计分区t252
3．4 设计分区重用流程t255
3．4．1 重用核心分区t256
3．4．2 重用根分区t263
3．4．3 保留核心实体重新绑定t269
3．5 增量块设计流程t270
3．5．1 增量的时序收敛t270
3．5．2 设计抽象及实现t272
3．5．3 空分区时钟源保留t273
3．6 设计块重用和基于块增量编译的组合t273
3．7 建立基于团队的设计t274
3．7．1 为基于团队的设计创建一个顶层工程t274
3．7．2 为工程集成准备一个设计分区t277
3．8 自底向上的设计考虑t278
第 章 Quartus Prime Pro定制IP 核设计流程t279
4．1 Platform Designer工具功能介绍t279
4．1．1 Platform Designer支持的接口t279
4．1．2 元件结构t280
4．1．3 元件文件组织t281
4．1．4 元件版本t281
4．1．5 IP元件的设计周期t281
4．2 调用Platform Designer工具t282
4．3 创建定制元件IP核t285
4．3．1 指定IP元件类型t285
4．3．2 创建/指定用于综合和仿真的HDL文件t286
4．4 创建通用元件IP核t298
4．5 对定制元件IP核进行验证t309
4．6 对通用元件IP核进行验证t310
4．6．1 添加顶层原理图文件t310
4．6．2 修改user_define．v文件t312
4．6．3 添加generic_ponent_0．v文件t314
4．7 IP核生成输出（Quartus Prime Pro版本）t315
第 章 Quartus Prime Pro命令行脚本设计流程t317
5．1 工具命令语言t317
5．2 Quartus Prime Tcl包t317
5．3 Quartus Prime Tcl API Helpt319
5．3．1 命令行选项t321
5．3．2 Quartus Prime Tcl控制台窗口t323
5．4 端到端的设计流程t323
5．4．1 建立新的设计工程t325
5．4．2 添加新的设计文件t325
5．4．3 添加设计约束条件t326
5．4．4 设计综合t329
5．4．5 设计适配t330
5．4．6 设计装配（生成编程文件）t331
5．4．7 报告t331
5．4．8 时序分析t333
5．5 自动脚本执行t335
5．5．1 执行例子t336
5．5．2 控制处理t336
5．5．3 显示消息t337
5．6 其他脚本t337
5．6．1 自然总线命名t337
5．6．2 短选项名字t337
5．6．3 集合命令t337
5．6．4 Node Finder命令t339
5．6．5 get_names命令t354
5．6．6 post_message命令t356
5．6．7 访问命令行参数t356
5．6．8 quartus Arrayt358
5．7 tclsh shellt359
5．8 Tcl脚本基础知识t359
5．8．1 Intel FPGA COOL的例子t359
5．8．2 变量t359
5．8．3 替换t360
5．8．4 算术t360
5．8．5 列表t361
5．8．6 数组t361
5．8．7 控制结构t362
5．8．8 过程（子程序或函数）t363
5．8．9 文件I/Ot363
第 章 Design Space Explorer II 设计流程t365
6．1 启动DSE II工具t365
6．2 DSE II工具介绍t366
6．2．1 Project页面t366
6．2．2 Setup页面t367
6．2．3 Exploration页面t369
6．2．4 Status页面t373
6．3 在本地计算机上探索不同的实现策略t373
6．4 在远程计算机上探索不同的实现策略t377
6．4．1 创建一个Azure账户t378
6．4．2 下载PuTTY相关工具t378
6．4．3 选择Intel FPGA工具t379
6．4．4 创建和配置虚拟机t380
6．4．5 配置和启动PuTTY工具t388
6．4．6 捕获虚拟机上的GUI界面t391
6．4．7 打开Quartus Prime软件t393
6．4．8 终止虚拟机t395
6．4．9 持久存储和数据传输t396
6．4．10 搭建和配置许可证服务器t397
6．4．11 连接到许可证服务器t406
6．4．12 在虚拟机上运行DSE IIt407
第 章 Quartus Prime Pro系统调试原理及实现t411
7．1 系统调试工具概述t411
7．1．1 系统调试工具组合t411
7．1．2 用于监视RTL节点的工具t414
7．1．3 具有激励功能的工具t416
7．1．4 Virtual JTAG Interface Intel FPGA IP核t417
7．1．5 系统级调试结构t417
7．1．6 SLD JTAG桥t418
7．1．7 部分重配置设计调试t422
7．2 使用Signal Tap逻辑分析仪的设计调试t422
7．2．1 软件和硬件要求t423
7．2．2 Signal Tap逻辑分析仪的特性和优点t423
7．2．3 Signal Tap逻辑分析仪任务流程概述t424
7．2．4 创建新的调试工程t426
7．2．5 添加FIFO IP核t427
7．2．6 添加顶层设计文件t430
7．2．7 配置Signal Tap逻辑分析仪t432
7．2．8 编译设计t463
7．2．9 编程目标器件或器件t467
7．2．10 运行逻辑分析仪t468
7．2．11 查看、分析和使用捕获的数据t472
7．3 使用Signal Probe的快速设计验证t474
7．4 使用外部逻辑分析仪的系统内调试t477
7．4．1 选择逻辑分析仪t477
7．4．2 为逻辑分析仪接口定义参数t479
7．4．3 将LAI文件引脚映射到可用的I/O引脚t480
7．4．4 将内部信号映射到LAI组t480
7．4．5 编译Quartus Prime工程t481
7．4．6 使用LAI编程Intel支持的器件t482
7．4．7 运行时控制活动的组t482
7．5 系统内修改存储器和常量t482
7．5．1 用系统内存储器内容编辑器调试设计t483
7．5．2 使能运行时修改设计中的实例t483
7．5．3 用系统内存储器内容编辑器编程器件t484
7．5．4 将存储器实例加载到ISMCEt485
7．5．5 监视存储器中的位置t485
7．5．6 使用“Hex Editor”窗口编辑存储器内容t486
7．5．7 导入和导出存储器文件t487
7．6 使用系统内源和探针的设计调试t488
7．6．1 系统内源和探针的设计流程概述t489
7．6．2 例化In-System Sources ＆ Probes IP核t490
7．6．3 编译设计t492
7．6．4 运行系统内源和探针编辑器t492
7．6．5 用JTAG Chain Configuration编程器件t493
7．6．6 “Instance Manager：”窗口t494
7．6．7 In-System Sources and Probes Editor主界面t494
7．6．8 In-System Sources and Probes Editor的Tcl命令t495
第 章 Quartus Prime Pro时序和物理约束原理及实现t497
8．1 SDC文件的高级特性t497
8．1．1 使用实体绑定的SDC文件t497
8．1．2 实体绑定的约束范围t498
8．1．3 实体绑定的约束实例t498
8．2 创建时钟和时钟约束t500
8．2．1 基本时钟t500
8．2．2 虚拟时钟t501
8．2．3 生成时钟t502
8．2．4 推导PLL时钟t507
8．2．5 创建时钟组t509
8．2．6 时钟效应特性t512
8．3 创建I/O约束t515
8．3．1 设置输入延迟（set_input_delay）t515
8．3．2 设置输出延迟（set_output_delay）t516
8．4 创建偏移和延迟约束t516
8．4．1 高级I/O时序和板布线模型延迟t516
8．4．2 设置偏移（set_max_skew）t517
8．4．3 设置网络延迟（set__delay）t521
8．4．4 创建时序例外（异常）t523
8．4．5 多周期例外的实例t531
8．4．6 延迟注解t550
8．4．7 约束设计分区端口t550
8．5 使用适配器过约束t551
8．6 接口规划工具原理及应用t552
8．6．1 接口规划概述t553
8．6．2 建立新的设计工程t554
8．6．3 添加并配置外部存储器接口IP核t555
8．6．4 添加Avalon MMM BFM IP核t563
8．6．5 在顶层文件中例化IP核t565
8．6．6 初始化Interface Plannert567
8．6．7 用工程分配更新计划t568
8．6．8 规划外围布局t568
8．6．9 报告布局数据t573
8．6．10 验证和导出规划约束t574
第 章 Quartus Prime Pro中HDL 高级设计方法t576
9．1 综合支持的HDL语言t576
9．1．1 Verilog和SystemVerilog综合支持t576
9．1．2 VHDL综合支持t580
9．2 HDL支持的综合属性和命令t581
9．2．1 Verilog HDL综合属性和命令t581
9．2．2 VHDL综合属性和命令t597
9．3 底层原语的使用t614
9．3．1 底层I/O原语t616
9．3．2 底层逻辑原语t621
第 章 Quartus Prime Pro部分可重配置原理及实现t628
10．1 部分可重配置基本概念t628
10．1．1 部分可重配置术语t629
10．1．2 部分可重配置过程序列t629
10．1．3 内部主设备部分可重配置t630
10．1．4 外部主设备部分可重配置t632
10．1．5 部分可重配置设计注意事项t632
10．2 部分可重配置基本流程的实现t633
10．2．1 建立新的设计工程t634
10．2．2 添加设计文件t634
10．2．3 创建设计分区t637
10．2．4 为PR分区分配布局和布线区域t639
10．2．5 添加部分可重配置控制器IP核t642
10．2．6 定义角色t644
10．2．7 创建修订版t645
10．2．8 编译基本修订版本t647
10．2．9 准备PR实现修订版t648
10．2．10 编程器件t650
10．3 层次化部分可重配置流程的实现t652
10．3．1 建立新的设计工程t652
10．3．2 添加设计文件t653
10．3．3 创建设计分区t655
10．3．4 为PR分区分配布局和布线区域t658
10．3．5 添加部分可重配置控制器IP核t660
10．3．6 定义角色t662
10．3．7 创建修订版t663
10．3．8 编译基本修订版本t666
10．3．9 为父PR分区准备PR实现修订版t667
10．3．10 为子PR分区准备PR实现修订版t669
10．3．11 编程器件t672
第 章 Intel高级综合工具原理及实现方法t673
11．1 高级综合工具概论t673
11．1．1 高级综合工具的优势t673
11．1．2 高级综合工具运行要求t675
11．1．3 高级综合工具的简要流程t675
11．1．4 HLS与OpenCLt676
11．1．5 高级综合工具编译器细节t676
11．2 高级综合工具基本流程的实现t680
11．2．1 构建C++模型和测试平台t680
11．2．2 C和C++库t685
11．2．3 设置高级综合编译器t690
11．2．4 运行高级综合编译器t692
11．2．5 查看高级设计报告t694
11．2．6 查看元件RTL仿真波形t700
11．3 任意精度数据类型及优化t702
11．3．1 元件中声明ac_int数据类型t703
11．3．2 调试ac_int数据类型的使用t703
11．3．3 元件中声明ac_fixed数据类型t704
11．3．4 浮点编译优化t707
11．4 元件接口t712
11．4．1 元件调用接口t712
11．4．2 Avalon流接口t715
11．4．3 Avalon存储器映射的主接口t721
11．4．4 Avlaon存储器映射的从接口t725
11．4．5 元件调用接口参数t731
11．4．6 不稳定和稳定元件参数t734
11．4．7 全局变量t736
11．4．8 元件接口的结构体t736
11．4．9 复位行为t736
11．5 元件中的本地变量（存储器属性）t737
11．5．1 编译器元件存储器属性t737
11．5．2 静态变量t761
11．6 元件中的循环t762
11．6．1 循环启动间隔（ii编译指示）t764
11．6．2 循环携带的依赖性（ivdep编译指示）t765
11．6．3 循环合并（loop_coalesce编译指示）t768
11．6．4 循环展开（unroll编译指示）t770
11．6．5 循环并发（max_concurrency编译指示）t773
11．7 元件并发性t773
11．7．1 存储空间或I/O的串行等效t774
11．7．2 并行性控制t774
附录A C10-EDP-1硬件开发平台原理图t775
附录B USB-Blaster下载器驱动故障排除方法t790

   作者介绍
的嵌入式技术和EDA技术专家，长期从事电子信息技术方面的教学和科研工作，与全球多家知名的半导体厂商和EDA工具厂商大学计划保持紧密合作。目前已经出版电子信息技术方面的著作近70部，内容涵盖电路仿真、电路设计、可编程逻辑器件、数字信号处理、单片机、嵌入式系统、片上可编程系统等。典型的代表作有《模拟电子系统设计指南（基础篇）：从半导体、分立元件到TI集成电路的分析与实现》、《模拟电子系统设计指南（实践篇）：从半导体、分立元件到TI集成电路的分析与实现》、《Xilinx Zynq-7000嵌入式系统设计与实现-基于ARM Cortex-A9双核处理器和Vivado的设计方法（第2版）》、《Altium Designer17一体化设计标准教程-从仿真原理和PCB设计到单片机系统》、《STC8系列单片机开发指南：面向处理器、程序设计和操作系统的分析与应用》、《Xilinx FPGA数字信号处理系统设计指南-基于HDL、Simulink和HLS的实现》等。